10 月 29 日消息，《韩国经济日报》当地时间昨日表示，根据其掌握的最新三星半导体存储路线图，三星电子将于 2026 年推出的下代 V-NAND 堆叠层数超过 400，而预计于 2027 年推出的 0a nm DRAM 则将采用 VCT 结构。

三星目前最先进的 NAND 和 DRAM 工艺分别为第 9 代 V-NAND 和 1b nm（12 纳米级）DRAM。

报道表示三星第 10 代（即下代） V-NAND 将被命名为 BV（Bonding Vertical） NAND，这是因为这代产品将调整 NAND 结构，从目前的 CoP 外围上单元改为分别制造存储单元和外围电路后垂直键合，整体思路与长江存储 Xtacking、铠侠-西部数据 CBA 相似。

韩媒表示，这一改动可防止 NAND 堆叠过程中对外围电路结构的破坏，还能实现较 CoP 方案高出 60% 的位密度；2027 年的 V11 NAND 层数进一步增长，I/O 速率可提升 50%；未来有望实现千层堆叠。

而在 DRAM 内存领域，韩媒表示三星电子将于 2025 年上半年推出 1c nm DRAM，2026 年推出 1d nm DRAM，而到 2027 年则将推出第一代 10nm 以下级 0a nm DRAM 内存，整体同三星存储器业务负责人李祯培此前展示的内容相近。

报道认为三星电子将在 0a nm 节点引入 VCT（注：垂直通道晶体管）技术，构建三维结构的 DRAM 内存，进一步提升容量的同时减少临近单元干扰。此前消息指，三星将于明年完成 4F² VCT DRAM 原型开发。